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LH-JSJ8微机原理和计算机体系结构综合实验开发平台

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一、结构形式: 
     集实验桌与综合实验平台和微电脑(选配)于一体,综合实验平台采用挂件式设计,配置灵活,方便 安装维护。 


二、技术指标 
输入电源:单相三线,交流220V±10%,50HZ
装置容量:≦1、5KVA
外型尺寸:参考值1500×650×1300
工作环境:温度-10°C ~ +40°C,相对湿度85%(25C)
安全保护:接地保护,漏电保护(动作电流<30mA),过载保护


三、基本配置 
1、实验桌   2、实验挂箱   


四、实验桌 
实验桌体铁质密纹喷塑,绝缘面板,桌面为防火、防水、耐磨 密度板,结构坚固,造型美观大方。设有键盘架、抽屉、电脑主机箱;台脚用带刹车的尼龙材质万向轮,可移动可固定。


五、电源配置 
1)交流电源:单相220V交流电,二三孔输出插座一个。
2)直流稳压电源:±12V/1A和±5V/1A,均有短路保护、过流保护和自动恢复功能。


六、实验挂箱 
挂箱一:计算机组成原理挂箱 
1、硬件系统采用 性能单片机89S52和发FPGA的有机结合 。
2、提供手动、自动和联机三种工作方式 。
3、完善的系统检测电路和系统保护电路设计。
4、采用RS232/USB通信方式,即插即用。
5、 动态集成调试运行软件以图形化的界面显示 。
6、配DVCC-GZ模块,实现CPU的跟踪回收逻辑功能,可及时发现错误。
7、目标CPU可透明使用PC机的 外部设备,在连续运行时可通过双机(主机与目标CPU)通讯(中断IO方式),输入实验计算机所需要的数据,以彩色流程图方式全程监视程序的运行状态,结果,数据。
8、验系统的字长为8位、16位兼容设计。
9.实验系统的基本指令系统 有多种指令格式,多种寻址方式。
10、主存储器采用8K字节静态存储器 。
11、运算器模块,可进行8位、16位运算器实验。
12、控制器采用微程序方案实现,字长为24位 容量为1024字节,电可擦写的E2ROM存储器 ,动态微程序设计。
13、系统工作频率源 ,频率范围为330HZ~580HZ,产生四种不同时序的时钟信号。14、并行I/O接口电路8255,实现带输入输出接口的模型机的设计。
15、定时/计数器接口电路8253。实现带定时/计数器功能的模型机的设计。
16、中断控制器8259,实现带中断功能的模型机的设计。
17、双端口存储器IDT713200。
18、模数A/D和数模D/A转换电路,实现数模和模数的转换。
19、控制用FPGA模块。
20.扩展目标CPU或IP Core用FPGA模块DVCC-EP1C12,实现16位指令8086/8088兼容CPU的16-40条或全指令集的设计和MIPS的12-16条、32位简化兼容CPU设计。
21、万能接线板组成的通用实验板 。
22、具有CAI课件。


挂箱二:微机原理实验挂箱 
1、USB/RS232通信接口兼容设计。
2、主机含8088CPU。
3、32KEPROM 存放系统管理程序。另配有两片静态RAM 62256 构成64K用户程序RAM。
4、自带4×6 键盘,进口键座,8只 亮LED七段数码显示器。可单机独立运行。
5、配8位开关量输入,12位开关量显示电路。
6、配有 微机原理常用I/O接口芯片(A/D 0809,D/A0832,并行I/O口8255, 8253定时/计数器接口、8251串行口接口、8259中断、8279键盘控制接口芯片等)。
7、配备全部总线信号(经过隔离)引出插孔排,可进行毕业设计与课程设计。
8、配有机电控制接口驱动电路及执行单元(直流电机、步进电机、继电器和电子音响产生电路)。
9、联机软件支持WINDOWS9X/2000/XP平台,并提供功能强大的CAI课件,将实验原理、实验目的、原理图、芯片查询、实验源程序等集于一体,便于多媒体教学。
10、光电传感器电路,可以测量电机转速,实现电机的闭环控制。
11、温度测量电路(选配热电耦)
12、2路正负单脉冲输出
13、2路连续脉冲输出2MHZ和1MHZ
14、1路模拟量产生电路0-5V
15、USB总线通信电路16、
16、系统提供±5V,±12V工作电源。
17、配备全部总线信号(经过隔离)引出插孔排,可进行毕业设计与课程设计。
18、联机软件支持WINDOWS9X/2000/XP平台,并提供功能强大的CAI课件,将实验原理、实验目的、原理图、芯片查询、实验源程序等集于一体,便于多媒体教学。
19、选配模块电路: CAN总线通信电路、16X16点阵显示(或8X8双色点阵显示电路)、128X64或1602液晶显示接口电路、DMA数据传输电路 


挂箱三:计算机体系结构实验开发挂箱 
1、实验平台架构完全基于FPGA/CPLD的模块架构,结构支持USB的GPIF 速传送。
2、实验平台由USB设备开发与接口模块,平台接口控制用CPLD模块,CPU或IP Core用FPGA模块,主存模块(4MB SRAM,1MB Flash放BIOS或TOS),外围接口用CPLD模块,CPU-BUS扩张模块六大模块组成。
3、结构灵活,便于扩充,适宜 不同结构CPU和目标设计
4、完全基于FPGA/CPLD的本身使其结构灵活
5、用作CPU/IP Core的FPGA(30万门)和外围接口的CPLD使用背板转插,方便更换和维护。
6、作CPU的FPGA设计了相当的备份信号并留有较多引脚连接。提供顶层调用目标的详尽描述模板和引脚配置文件。
7、接口控制用CPLD(万门)模块逻辑描述开放,增改方便、说明详尽。
8、控制简单,操作方便,智能化的控制和检测功能
9、带有上位主机的本系统调试debug(WIN2K/XP)软件,对CPU及其组成的实验计算机,具有启、停,程序加载与校验。
10、在单步、单指、断点运行时,在CPU的跟踪回收逻辑配合下,debug将自动跟踪回收显示CPU内部寄存器、总线、状态等信息,可及时发现错误。用户可在CPU的跟踪回收逻辑里,自己选择所要看的信息。
11、目标CPU可透明使用PC机的 外部设备,在连续运行时可通过双机(主机与目标CPU)通讯(中断IO方式),输入实验计算机所需要的数据,显示运行数据、结果与状态。
12、对数字逻辑或其它系统实验(包括计算机组成原理与体系结构部件实验)时,用debug的读写存贮菜单,可对CPU/IP Core的FPGA的专用空间所设计的寄存器进行其输入数据和参数设置以及读出目标输出信息。
13、远程设计:作者可以通过网络的XP远程桌面进行设计实验,操作类同,效果。
14、实验课程项目:《计算机组成原理与体系结构》《CPU设计与测试》CPU设计实验::自定义8位指令系统CPU,指令形式:RISC、CISC、MISC;16位指令8086/86兼容CPU,16-40条或全指令集;MIPS的12-16条、32位简化兼容CPU。 


七、实验项目 
1)计算机组成原理部分 
实验一、8位算术逻辑运算实验
实验二、带进位控制8位算术逻辑运算实验
实验三、16位算术逻辑运算实验
实验四、移位运算器实验
实验五、存储器实验
实验六、微控制器实验
实验七、基本模型机的设计与实现
实验八、带移位运算的模型机的设计与实现
实验九、复杂模型机的设计与实现
实验十、扩展8255并行口实验
实验十一、扩展8253定时/计数器实验
实验十四、可重构原理计算机组成设计实验
实验十六、基于CISC和RISC处理器构成的实验计算机的设计与实现
实验十七、总线控制实验
实验十八、硬布线控制器实验
实验十九、乘法器设计实验
实验二十、FIFO先进先出存储器实验
实验二十一、数据通路实验
实验二十二、基于流水技术构成模型计算机的实验


2)微机原理接口部分 
标配可完成的实验项目如下: 
1、ADC0809A/D转换实验
2、DAC0832D/A转换实验
3、8255A并行I/O口实验
4、8253A定时/计数器实验
5、8259A单级中断控制实验
6、8251A串行通信实验                
7、温度测量与控制实验  
8、直流电机控制实验
9、步进电机控制实验
10、继电器控制实验
11、存贮器读写实验
12、8279键盘显示控制实验
13、直流电机转速测量与控制实验
14、USB 总线通信实验   

                        
选配模块实验项目: 
1、CAN总线通信实验 
2、16X16点阵显示或8X8双色点阵显示实验 
3、128X84和1602液晶显示接口实验 
4、DMA数据传送实验 
3)计算机体系结构实验开发部分 
  a) CPU各部件设计实验
1、 译码器
2、 简单指令部件(硬布线控制)
3、 16位运算器
4、 存贮器(用FPGA内SRAM)
5、 FIFO先进先出存储器
6、 8位累加器、双端口8×4累加器
7、 16位电位型移位逻辑
8、 8级嵌套堆栈
9、 程序计数器
10、时序逻辑
11、3态总线等


  b) CPU设计实验
1、 自定义8位指令系统CPU,指令形式:RISC、CISC、MISC;
2、 16位指令8086/86兼容CPU,16-40条或全指令集;
3、 MIPS的12-16条、32位简化兼容CPU。


  c) 数字逻辑 
计数器、数码管译码电路、全加器、分频与系列波、4位数据汉明校验、简化的串行通讯等。


  d) 计算机体系结构
1、多CPU、共享存贮器、双机(M、S)通讯、浮点运算器等设计验证,外加CPU总线扩张板可做桥路、总线转换、存贮管理和控制部件、外设总体结构等实验。
2、外围设备接口逻辑设计实验包括IDE、TFT-LCD、LAN、USB、RS232以及LPT等。

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